دوره 2، شماره 4 - ( 9-1399 )                   جلد 2 شماره 4 صفحات 9-1 | برگشت به فهرست نسخه ها

‎ 10.47176/sjis.2.4.1

XML English Abstract Print

Download citation:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
Yargholi M, Vali M. A Fast Settling Multi-Standard CMOS Fractional-N Frequency Synthesizer for DECT/GSM/ CDMA &/NADC Wireless Communication Standards. sjis 2020; 2 (4) :1-9
URL: http://sjis.srpub.org/article-5-82-fa.html
یارقلی مصطفی، والی مسعود. یک سینتی سایزر فرکانسی Fractional-N مولتی استاندارد CMOS با قابلیت حل سریع برای استانداردهای ارتباط بی سیم DECT / GSM / CDMA و NADC. نشریه مطالعات بین رشته ای. 1399; 2 (4) :1-9

URL: http://sjis.srpub.org/article-5-82-fa.html

یک سینتی سایزر فرکانسی Fractional-N مولتی استاندارد CMOS با قابلیت حل سریع برای استانداردهای ارتباط بی سیم DECT / GSM / CDMA و NADC
مصطفی یارقلی* ، مسعود والی
گروه مهندسی کامپیوتر و الکترونیک، دانشگاه زنجان ، زنجان ، ایران
چکیده:   (1460 مشاهده)
در این مقاله یک سینتی سایزر فرکانسی Fractional-N مولتی استاندارد CMOS با قابلیت حل سریع برای استانداردهای ارتباطات بی سیم DECT ، GSM ، CDMA و NADC پیشنهاد شده است. این سینتی سایزر فرکانس با ADS2008 در TSMC RF CMOS 0.18 میکرومتر شبیه سازی شد. دامنه فرکانس 824-1900 مگاهرتز است ، به منظور تولید این دامنه فرکانس ، از یک خازن سوئیچ شده LC-VCO استفاده شد. سینتی سایزرهای فرکانسی دارای سه مشخصات اصلی نویز فاز ، زمان نشست و مصرف برق هستند. یک مدار انتخاب کانال جدید به جای مدولاتور طراحی شده است تا زنگ های دور از فرکانس مرکز را پیدا کند. یک فرکانس مرجع بالا به منظور کاهش سر و صدای فاز VCO و قرار دادن تن صداهای دور از فرکانس مرکز استفاده شد. این تن ها توسط پمپ شارژ (خار مرجع) و تقسیم کننده N / N + 1 (خار کسری) تولید می شوند. برای بهینه سازی نویز فاز از دو روش استفاده شد. در وهله اول سر و صدای فاز توسط فیلتر کم عبور و خازن بای پس (CT) کاهش می یابد که نویز حرارتی و هارمونیک های 2ω0 منبع جریان دم را از بین می برد. در روش دوم با تعصب ترانزیستورهای VCO فقط در منطقه اشباع مانع از کاهش ضریب کیفیت (Q) در مدار مخزن می شود. این دو روش در VCO و از DECT استفاده شد ، در نتیجه نویز فاز در فرکانس مرکز 1875 مگاهرتز از -119.4 dBc / Hz در فرکانس جبران 3.4 مگاهرتز به -144.3 dBc / Hz در فرکانس جبران 3.4 مگاهرتز بهبود یافت. زمان حل و فصل برای تمام استانداردها کمتر از تقریبا 1 میکروثانیه در کل دامنه فرکانس به دست آمد. برای نویز فاز سینتی سایزر -116.37 dBc / Hz در فرکانس جبران 3 مگاهرتز بدست آمد ، اولین صدای خار در جابجایی 7.35 مگاهرتز از فرکانس مرکز قرار گرفت ، همچنین زمان نشست 350ns نیز به دست آمد. کل سینتی سایزر فرکانس در حلقه 1 برای DECT در حد13 میلی آمپر و در حلقه 2 (برای GSM900 ، CDMA و NADC) در حد13.67 میلی آمپر را از منبع ولتاژ 1.8 ولت ترسیم می کند.
واژه‌های کلیدی: حلقه قفل فاز (PLL)، نویز فاز، پمپ شارژ، نوسانگر کنترل شده ولتاژ (VCO)، مدار انتخاب کانال، تقسیم قابل برنامه ریزی
متن کامل [PDF 911 kb]   (448 دریافت)    
نوع مطالعه: پژوهشي | موضوع مقاله: پردازش سیگنال
دریافت: 1399/6/15 | ویرایش نهایی: 1399/7/30 | پذیرش: 1399/8/9 | انتشار: 1399/9/10
فهرست منابع
1. Li Lin, Design techniques for high performance integrated frequency synthesizers for multi-standard wireless communication applications. University of California, Fall 2000.
2. Razavi B. RF Microelectronics. Second Edition, Prentice Hall PTR, September 2011.
3. Razavi B. Design of analog CMOS integrated circuits. McGraw-Hill, 2001.
4. Banerjee D. PLL performance, simulation and design. 4th Edition, National Semiconductor, 2006.
5. Weigandt TC. Low-Phase-Noise, Low-Timing-Jitter design techniques for delay cell based VCOs and frequency synthesizers. University of California, Spring 1998.
6. Panchal A. Analysis of different topologies of inverter in 0.18µm CMOS technology and its comparision. Int J Eng Sci Technol. 2011; 3: 8124-8137.
7. Rael JJ, Abidi AA. Physical processes of phase noise in differential LC oscillators. Prpc CICC. 2000; 569-572.
8. Samori C. et al. Spectrum folding and phase noise in LC tuned oscillators. IEEE Tran Circ Syst. 1998; 45: 781-791. [DOI:10.1109/82.700925]
9. Rabaey JM, Chandrakasan A, Nikolic B. Digital Integrated Circuits a Design Perspective. Second Edition, 2003.
10. Ziabakhsh S, Zoghi M. Design of a low-power high-speed t-flip-flop using the gate-diffusion input technique. 17th Telecommunications forum TELFOR, 2009; 1470-1473.
11. Vaucher CS, Ferencic I, Locher M, Sedvallson S, Voegeli U, Wang Z. A family of low-power truly modular programmable dividers in standard 0.35-μm MOS technology. IEEE J Solid-State Circ. 2000; 35(7): 1039-1045. [DOI:10.1109/4.848214]
12. Bohra R, Soni S, Nath V, Ranjan SM. A low power, low dead zone phase frequency detector in 180nm CMOS technology for wireless communication application. J Info Syst Comm. 2012; 3: 282-284.
13. Chou CP, Lin ZM, Chen JD. A 3-PS dead-zone double-edge-checking phase frequency detector with 4.78 GHz operating frequencies. The 2004 IEEE Asia-Pacific Conference on Circuits and Systems, December 2004.
14. Talwekar RH, Limaye SS. A high-speed, low power consumption positive edge triggered D flip-flop for high speed phase frequency detector in 180 nm CMOS technology. Int J VLSI Des Comm Syst. 2012; 3(5): 157-167. [DOI:10.5121/vlsic.2012.3513]
15. Yu P, Gong Z, Gu M, Shi Y, Dai FF. A 430MHz-2.15GHz Fractional-N frequency synthesizer synthesizer for DVB and ABS-S applications. IEEE 2009 CICC. 2009; 247-250. [DOI:10.1109/CICC.2009.5280850]
ارسال نظر درباره این مقاله : نام کاربری یا پست الکترونیک شما:
CAPTCHA
بازنشر اطلاعات
Creative Commons License این مقاله تحت شرایط Creative Commons Attribution-NonCommercial 4.0 International License قابل بازنشر است.