SRPH Journal of Interdisciplinary Studies
نشریه مطالعات بین رشته ای
sjis
General
http://sjis.srpub.org
1
admin
2717-218X
10.29252/sjis
en
jalali
1399
8
1
gregorian
2020
11
1
2
4
online
1
fulltext
en
یک سینتی سایزر فرکانسی Fractional-N مولتی استاندارد CMOS با قابلیت حل سریع برای استانداردهای ارتباط بی سیم DECT / GSM / CDMA و NADC
A Fast Settling Multi-Standard CMOS Fractional-N Frequency Synthesizer for DECT/GSM/ CDMA &/NADC Wireless Communication Standards
<span style="color:black;"><span style="font-family:Garamond,serif;"><span style="font-size:10.0pt;">در این مقاله یک سینتی سایزر فرکانسی Fractional-N مولتی استاندارد CMOS با قابلیت حل سریع برای استانداردهای ارتباطات بی سیم DECT ، GSM ، CDMA و NADC پیشنهاد شده است. این سینتی سایزر فرکانس با ADS2008 در TSMC RF CMOS 0.18 میکرومتر شبیه سازی شد. دامنه فرکانس 824-1900 مگاهرتز است ، به منظور تولید این دامنه فرکانس ، از یک خازن سوئیچ شده LC-VCO استفاده شد. سینتی سایزرهای فرکانسی دارای سه مشخصات اصلی نویز فاز ، زمان نشست و مصرف برق هستند. یک مدار انتخاب کانال جدید به جای مدولاتور طراحی شده است تا زنگ های دور از فرکانس مرکز را پیدا کند. یک فرکانس مرجع بالا به منظور کاهش سر و صدای فاز VCO و قرار دادن تن صداهای دور از فرکانس مرکز استفاده شد. این تن ها توسط پمپ شارژ (خار مرجع) و تقسیم کننده N / N + 1 (خار کسری) تولید می شوند. برای بهینه سازی نویز فاز از دو روش استفاده شد. در وهله اول سر و صدای فاز توسط فیلتر کم عبور و خازن بای پس (CT) کاهش می یابد که نویز حرارتی و هارمونیک های 2ω0 منبع جریان دم را از بین می برد. در روش دوم با تعصب ترانزیستورهای VCO فقط در منطقه اشباع مانع از کاهش ضریب کیفیت (Q) در مدار مخزن می شود. این دو روش در VCO و از DECT استفاده شد ، در نتیجه نویز فاز در فرکانس مرکز 1875 مگاهرتز از -119.4 dBc / Hz در فرکانس جبران 3.4 مگاهرتز به -144.3 dBc / Hz در فرکانس جبران 3.4 مگاهرتز بهبود یافت. زمان حل و فصل برای تمام استانداردها کمتر از تقریبا 1 میکروثانیه در کل دامنه فرکانس به دست آمد. برای نویز فاز سینتی سایزر -116.37 dBc / Hz در فرکانس جبران 3 مگاهرتز بدست آمد ، اولین صدای خار در جابجایی 7.35 مگاهرتز از فرکانس مرکز قرار گرفت ، همچنین زمان نشست 350ns نیز به دست آمد. کل سینتی سایزر فرکانس در حلقه 1 برای DECT در حد13 میلی آمپر و در حلقه 2 (برای GSM900 ، CDMA و NADC) در حد13.67 میلی آمپر را از منبع ولتاژ 1.8 ولت ترسیم می کند.</span></span></span><span style="font-family:Garamond,serif;"><span style="font-size:10.0pt;"></span></span>
A fast settling multi-standard CMOS fractional-N frequency synthesizer for DECT, GSM, CDMA and NADC wireless communication standards is proposed. This frequency synthesizer was simulated with ADS2008 in TSMC RF CMOS 0.18 µm. Frequency range is 824-1900 MHz, a switched capacitor LC-VCO was used in order to produce this frequency range. Frequency synthesizers have three main specifications of phase noise, settling time and power consumption. A new channel select circuit was designed instead of ∑∆ modulator to locate spur tones far from center frequency. A high reference frequency was used in order to reduce the VCO phase noise and locate the spur tones far from center frequency; these tones are produced by charge pump (reference spur) and N/N+1 divider (fractional spur). Two ways were used for phase noise optimization; in the first way phase noise was reduced by a low pass filter and a bypass capacitor (CT) that eliminate thermal noise and 2ω<sub>0</sub> harmonics of tail current source; in the second way with biasing of VCO transistors only in saturation region preventing reduction of quality factor(Q) in tank circuit. These two ways in VCO of DECT were used, consequently the phase noise at 1875MHz center frequency was improved from -119.4 dBc/Hz at 3.4 MHz offset frequency to -144.3 dBc/Hz at 3.4 MHz offset frequency. The settling time for all standards was achieved less than almost 1 μs over the entire frequency range. For DECT synthesizer phase noise of -116.37 dBc/Hz at 3 MHz offset frequency was obtained, the first spur tone was located in 7.35 MHz offset from center frequency, also settling time of 350ns was obtained. The whole frequency synthesizer in loop1 (for DECT) draws 13 mA and in loop2 (for GSM900, CDMA & NADC) draws 13.67 mA from a 1.8 V voltage supply.
حلقه قفل فاز (PLL) , نویز فاز , پمپ شارژ , نوسانگر کنترل شده ولتاژ (VCO) , مدار انتخاب کانال , تقسیم قابل برنامه ریزی
Phase Lock Loop (PLL), Phase noise, Charge pump, Voltage Controlled Oscillator (VCO), Channel select circuit, Programmable divider
1
9
http://sjis.srpub.org/browse.php?a_code=A-10-2-54&slc_lang=en&sid=5
Mostafa
Yargholi
مصطفی
یارقلی
1003194753284600260
1003194753284600260
Yes
Department of Computer and Electrical Engineering, University of Zanjan, Zanjan, Iran
گروه مهندسی کامپیوتر و الکترونیک، دانشگاه زنجان ، زنجان ، ایران
Masoud
Vali
مسعود
والی
1003194753284600261
1003194753284600261
No
Department of Computer and Electrical Engineering, University of Zanjan, Zanjan, Iran
گروه مهندسی کامپیوتر و الکترونیک، دانشگاه زنجان ، زنجان ، ایران